이상 살펴본바와 같이 8차 Bessel함수를 사용하면 Delay를 430uS 주었을때 통과대역내에서 평탄한 Group Delay

응답을 가짐을 보았다. 하지만 필터의 차수를 높이면 사용되는 소자의 숫자가 늘어나 비용이 많이 들게된다. 따라서

소자의 숫자를 줄이더라도 수용할수 있는 정도의 리플이 발생되는 경우를 찾는것이 중요할것 같다. 여러차례의 

시행착오를 거쳐 6차 Bessel 필터에 370uS의 Delay를 주면 ± 2.7%의 리플만이 발생되는것을 확인할수 있었다.

그래서 우리의 최종안으로 8차 타원형 저역통과 필터에 6차 Allpass 필터를 캐스케이드 시키기로 결정하였다.

8차 타원형 저역통과 필터와 6차 Allpass필터의 파라미터 값과 Group Delay 응답곡선은 다음과 같다.

8차 타원형 저역통과 필터의 경우

      BR1: Fp=10.1157KHz, Qp= 3.5484, Fz=15.2260KHz

      BR1: Fp=10.1157KHz, Qp= 3.5484, Fz=17.4213KHz

      BR1: Fp=7.6096KHz, Qp= 1.2141, Fz=25.5292KHz

      LP2: Fp=5.0521KHz, Qp= 0.5832

6차 Allpass 필터의 경우

      AP2 : Fp=7.7927KHz, Qp=2.0264

      AP2 : Fp=4.9260KHz, Qp=1.2204

      AP2 : Fp=2.5980KHz, Qp=0.6076

이제 이러한 특성을 가지는 필터회로를 설계해 보기로 하자.

42. Target → Parameters를 선택한다.

      저역통과 필터를 설계하는 것이기 때문에 TFB #1부터 #3까지를 비활성화시킨다. 그러면 다음 그림과 같이

      된다.

      OK버튼을 누른다.

43. Circuit → Topology 메뉴를 선택한다.

      LPE08_RDC를 선택한 다음 OK버튼을 누른다.

44. Schematic 그래프 버튼을 누른다. 그러면 다음과 같은 화면을 볼수있다.

45. Circuit → Synthesis 메뉴를 선택한다.

      그러면 위와같이 Synthesis: Preset Component 화면이 나오는데 Value필드에 2K를 입력하고 OK를 누른다.

      그러면 다음과 같이 소자의 값들이 바뀌게 된다.

      위회로에 대한 Magnitude 그래프는 다음과 같다.

46. 다시 Schematic 그래프 버튼을 누른다.

      RDC 소자값이 중요하므로 메모해 두자.

      D1=  217.1352f    D2=  218.4119f      D3=  198.8910f   D4= 77.1402f

47. File → Save 메뉴를 선택한다.

다음은 자이레이터 회로를 저장할 파일을 만들 차례이다.

48. File → Save As를 선택하고 D1.FSD 파일을 만든다.

49. Circuit → Topology 메뉴를 선택한다.

      위와같이 LP2_GIC_D 회로 템플릿을 선택한다. 그러면 다음과 같은 회로를 Schematic 화면에서 볼수있다.

50. 캐패시터 소자의 정밀도를 10%로 바꾸기 위해 C1소자위에 마우스 포인터를 올리고 더블클릭한다.

        그러면 위와같이 Component Editor 화면이 나오는데 Precision 필드에서 10% Standard를 선택하고,

        Set Precision for all Capacitors에 첵크한 다음 OK버튼을 누른다. 그러면 다음과 같이 Precision값이

        변한것을 볼수있다.